ISSCC 2005: полупроводниковые технологии завтрашнего дня

1 март, 2005 - 00:00Алексей Гвозденко Одвух самых громких анонсах ISSCC 2005 -- микропроцессоре Cell от IBM, Sony и Toshiba и двухъядерных чипах Intel -- мы уже писали в предыдущем номере. Однако на конференции было показано и немало других весьма интересных разработок.

Разработка Se­iko Ep­son -- гибкий 8разрядный микропроцессор

Новый чип семейства SH­Mo­bile от Re­ne­sas позволит смотреть на сотовых телефонах эфирное цифровое ТВ

Процессор для цифровых потребительских устройств от Fu­jit­su имеет четыре ядра

Как известно, одним из наиболее динамично развивающихся направлений полупроводниковой индустрии в настоящее время являются светочувствительные матрицы. Нынешняя ISSCC стала местом дебюта двух, скажем так, рекордных устройств в этой области.

Первое из них -- 3 мегапиксельная ПЗС-матрица Sanyo, предназначенная для применения в сотовых телефонах. Она обладает наименьшим среди сенсоров своего класса размером пиксела -- 1,56x1,56 мкм. Кроме того, при разрешении 2040x1533 размер массива для хранения информации у нее составляет 2040x511 -- это позволяет сделать чип еще миниатюрнее. Sanyo также отмечает, что новая ПЗС-матрица обеспечивает возможность съемки видео с разрешением 1020x511 и скоростью до 30 кадров в секунду.

Matsushita Electric Industrial, в свою очередь, показала МОП-сенсор, в котором размер одного пиксела равняется 2,0x2,0 мкм, что, опять же, является рекордом для устройств указанного типа (до настоящего времени стандартом были 3,1 микронные пикселы). В результате удалось получить 1/4 дюймовую 2 мегапиксельную матрицу. Особое внимание инженеры Matsuhita обращают на то, что повышения степени миниатюризации они сумели добиться без снижения чувствительности сенсора. Для этого, во-первых, вместо традиционных для КМОП-матриц 0,25 микронных соединений применили 0,15 микронные, во-вторых, снабдили входным усилителем не каждый пиксел, а группу из четырех пикселов (благодаря чему в новом сенсоре на четыре пиксела приходится не шестнадцать, как обычно, а всего шесть транзисторов). В результате специалисты компании при общем уменьшении размеров чипа смогли сохранить достаточно места для фотодиодов.

Далее, на ISSCC было показано несколько разработок, назначение которых -- реализация функций приема ТВ-программ в мобильных устройствах. Так, голландская фирма ItoM совместно со специалистами Эйндховенского технологического университета и Университета г. Твенте представили описание UMTV -- интегрированного многостандартного (с поддержкой PAL, NTSC, SECAM и DVB-H) ТВ-ресивера, выполненного в виде одной микросхемы размером 5x5 мм и ориентированного на применение в персональных электронных секретарях, сотовых телефонах и ПК. Он объединяет в себе функции малошумного усилителя, квадратурного генератора, автоматического регулятора частоты и программируемого фильтра. Напряжение питания чипа составляет 3 В, а мощность рассеиваемой энергии -- 150 мВт.

Компания Chrontel продемонстрировала прототип микросхемы ТВ-тюнера/демодулятора, изготовленный с использованием 0,25 микронного КМОП-процесса и имеющий размер 6x6 мм, напряжение питания 2,5 В и энергопотребление 1 Вт.

Freescale Semiconductor сообщила о разработке ресивера стандарта DVB-H (Digital Video Broadcasting for Handheld), основанного на 0,35 микронной биполярной КМОП-технологии. Напомним, что в конце минувшего года Европейский институт телекоммуникационных стандартов (ETSI) утвердил DVB-H как основу для создания служб трансляции ТВ-программ на сотовые телефоны в Европе.

Нельзя не упомянуть и о Fujitsu, специалисты которой создали компонент для реализации в мобильных аппаратах функций приема эфирных программ цифрового телевидения и радио -- маломощный аналого-цифровой преобразователь. по заявлению фирмы, его применение обеспечит снижение энергопотребления тюнеров, встраиваемых в сотовые терминалы, до 30 мВт (благодаря этому можно будет смотреть ТВ-программы без большого ущерба для времени работы устройства от батареи).

Еще одна новинка Fujitsu относится к процессорным технологиям, и с нее мы начнем рассмотрение данного сегмента, в котором участниками ISSCC тоже было продемонстрировано немало важных разработок. Компания анонсировала многоядерный процессор для обработки изображений, ориентированный на рынок высокопроизводительных цифровых потребительских продуктов (прежде всего -- HDTV-устройств и цифровых камер с высоким разрешением). Он содержит четыре ядра FR-V (FR550), функционирует на тактовой частоте 533 MHz, способен достичь быстродействия 51,2 GOPS и скорости обмена информацией 1 GBps. Особо отмечается, что обработку информации данный процессор позволяет осуществлять исключительно программными средствами, без использования вспомогательных аппаратных компонентов. Изготовляется чип по 90 нанометровому КМОП-процессу, имеет размеры 11,9x10,3 мм, а его энергопотребление равняется 3 Вт.

NEC представила технологию управления энергопотреблением многоядерных чипов, которая служит для независимого регулирования тактовой частоты в разных ядрах. Ею также был показан процессор для смартфонов, состоящий из трех ядер. одно из них предназначено для реализации функций защиты, а два других -- для выполнения прикладного ПО. По словам специалистов NEC, подобным образом они прежде всего стремились добиться большей экономичности с точки зрения потребления энергии за счет уменьшения рабочей частоты (без потерь в быстродействии) -- причем последняя при "штатном" значении 200 MHz может быть снижена до 12 MHz.

Renesas Technology анонсировала выход очередной версии процессора для мобильных телефонов серии SH-Mobile -- SH-Mobile3A, предназначенной для применения в аппаратах высокого уровня. Данный чип основан на новом поколении RISC-ядра SuperH со встроенным DSP и несколькими кэшами, которое функционирует на тактовой частоте 216 MHz и обеспечивает быстродействие 389 MIPS. Помимо этого, SH-Mobile3A снабжен обширным набором дополнительных функций. В их числе поддержка 5 мегапиксельных камер, аппаратные ускорители H.264/MPEG-4 и JPEG, ядро обработки дву- и трехмерной графики, видеовыход (NTSC/PAL), а также контроллер TFT-дисплея и USB 2.0. Особое внимание создатели чипа обращают на поддержку в нем стандартов эфирного цифрового ТВ-вещания для сотовых аппаратов DVB-H и DMB (Digital Multimedia Broadcasting).

Texas Instruments объявила о том, что в самое ближайшее время собирается начать изготовление опытных образцов цифровых сигнальных процессоров (DSP), имеющих уровень детализации 65 нм. Внедрить 65 нанометровую технологию в промышленных масштабах TI рассчитывает в первой половине следующего года -- на ее основе предполагается выпускать чипы, предназначенные для применения в сотовых телефонах.

Seiko Epson продемонстрировала первый в мире, согласно ее утверждению, гибкий 8 разрядный асинхронный микропроцессор (позволяющий использовать 608 команд и способный адресовать 16 MB памяти), который изготовлен на пластиковой подложке с применением технологии LTPS-TFT (low-temperature polysilicon thin-film transistors). Отмечается, что энергопотребление у него на 70% меньше в сравнении с традиционными сегодняшними синхронными процессорами; кроме того, он обладает заметно более низким уровнем электромагнитного излучения. Чип насчитывает 32 тыс. транзисторов (длина затвора у них равна 4 мкм) и имеет размеры 27x24 мм, толщину 200 мкм, массу 140 мг, напряжение питания 3,5--7 В, а максимальная тактовая частота у него составляет 500 kHz.

Из разработок в области технологий памяти наибольшее внимание привлекла к себе, пожалуй, показанная Toshiba и SanDisk 8 гигабитная микросхема флэш-памяти NAND, которая имеет уровень детализации 70 нм -- т. е. как подчеркивается в заявлении компаний, речь идет о возможности хранения 1 GB информации на одном чипе. Он использует технологию MLC (multi-level cell), позволяющую записывать два бита данных в одну ячейку. При этом его площадь всего на 5% больше, чем у 4 гигабитной микросхемы NAND предыдущего поколения, изготовляемой с применением 90 нано-метрового процесса, и равняется 146 кв. мм. Скорость записи информации у нового чипа составляет до 6 MBps, а чтения -- до 60 MBps (на 40% больше в сравнении с предыдущим поколением).

К массовому выпуску микросхемы и продуктов на ее основе Toshiba и San-Disk планируют приступить в следующем году, причем ожидается, что она станет одним из ключевых продуктов их совместного предприятия. Компании также собираются производить 16 гигабитные модули NAND, состоящие из двух состыкованных 8 гигабитных чипов.

Отдельно Toshiba представила новое технологическое решение для высокоплотной памяти FBC (floating-body cell) DRAM, предназначенной для использования в SoC-микросхемах. (Упомянутая технология была анонсирована компанией несколько лет назад -- она предусматривает применение технологии SOI в сочетании с особой схемой расположения ячеек, которые находятся непосредственно под управляющими транзисторами.) Один из недостатков FBC заключается в том, что ее ячейки в каждом рабочем цикле теряют часть заряда -- из-за чего инженеры японской фирмы назвали такую память "квазидеструктивной" (в отличие от "полностью деструктивной" традиционной DRAM). Величина потерь составляет в среднем 2 дырки за цикл, что означает полную потерю информации в ячейках со значением "1" в течение примерно 100 циклов. Специалисты Toshiba предложили снабдить каждую разрядную шину усилителем считывания, функционирующим в несимметричном режиме (в обычной DRAM такие усилители работают симметрично). Идея состоит в том, чтобы не подавать ток вообще на ячейки со значением "0", подавать полноценный импульс на ячейки, которые должны быть записаны как "1", и короткий и слабый -- на те, что уже имеют значение "1" (для "подпитки"). Этот подход позволил уменьшить энергопотребление при записи и регенерации примерно наполовину. Созданный Toshiba прототипный чип емкостью 128 Mb состоит из ячеек площадью 0,17 кв. мкм, изготовлен по 90 нанометровому процессу и имеет размер 7,6x8,5 мм. Ценна описанная разработка, по словам представителей компании, потому, что многие специалисты уже начали ставить под сомнение возможность получения высокоплотной FBC DRAM.

Ну и NEC сообщила о создании технологии, которая позволит решить проблему снижения запаса помехоустойчивости при уменьшении уровня детализации встраиваемой сверхвысокоскоростной памяти SRAM, применяемой в высокоинтегрированных микроэлектронных схемах, высоко-производительных компьютерных системах и т. п. Она предложила, во-первых, дополнить каждую ячейку, обычно состоящую из шести транзисторов, еще одним, который будет служить для защиты ее содержимого; во-вторых, минимизировать область перекрытия между ячейками и цепями регенерации. Как утверждает NEC, указанная методика обеспечит возможность изготовления встраиваемой SRAM с уровнем детализации 45 нм и выше.