Intel патентует транзистор для уровней детализации менее 2 нм

Пользователь Twitter под ником Underfox3 привлёк внимание СМИ к патентной заявке, где Intel описывает конструкцию многослойного вилочного (forksheet) транзистора, которая может позволить компании уменьшить характерный размер компонентов микросхемы до 18 ангстрем (1,8 нанометра).

Согласно публичным заявлениям Samsung, Intel, TSMC и IBM, в текущем году индустрию ожидает постепенный переход с FinFET на технологию нанопластин (nanosheet), необходимую для достижения детализации 3 и 2 нм. Технология forksheet, впервые представленная в 2017 году бельгийской компанией imec, это уже следующий за nanosheet этап эволюции техпроцессов производства микросхем.

Заявка, оформленная от лица Intel Components Research Group, демонстрирует транзисторное устройство, полупроводниковые каналы которого расположены вертикально  рядом с краями магистрали.  Второй транзистор с таким же расположением каналов рядом с магистралью, размещён поверх первого транзистора. Это решение уменьшает зазор между n- и p-устройствами путём разделения их слоем диэлектрика, увеличивает эффективную ширину каналов и управляющий ток.

Forksheet позволит Intel добавлять больше транзисторов на чип и улучшать скорость внутричиповых коммуникаций (благодаря тому, что сигналы можно будет отсылать в трёх измерениях вместо двух, как в современных чипах).

Intel не делала никаких заявлений или прогнозов относительно производительности предложенного ими транзистора, но imec заявила, что архитектура forksheet способна обеспечить рост скорости на 10% или снижение мощности на 24% по сравнению с nanosheet. На конгрессе VLSI 2021 эта бельгийская фирма впервые представила результаты электрических тестов полевых forksheet-транзисторов, успешно интегрированных ею на 300-миллиметровую заготовку.