| 0 |
|
На симпозиуме «VLSI 2008», который проходит с 17 по 20 июня в Гонолулу, корпорация Intel представит пять технических докладов.
В частности в докладе «A Scaled Floating Body Cell Memory with High-k + Metal Gate on Thin-Silicon and Thin-BOX for 15nm Node and Beyond» («Масштабированные плавающие ячейки памяти с транзисторами High-k и металлическим затвором на тонкой кремниевой подложке в корпусе Thin-BOX для изготовления 15-нанометровых и более миниатюрных узлов») сообщается об успехах Intel в изготовлении самых миниатюрных, на сегодняшний день, плоских плавающих ячеек (floating body cell, FBC) памяти с функциональными транзисторами, затвор которых имеет размер менее 30 нм. Ожидается, что благодаря FBC-элементам удастся повысить плотность ячеек памяти по сравнению со стандартной шеститранзисторной (6T) кэш-памятью, которая в настоящее время используется во всех микропроцессорах.
FBC-ячейки позволят проектировщикам разместить больше битов на фиксированной площади кристалла и, тем самым, добиться ускорения вычислений. FBC-компоненты Intel по размерам на два поколения опережают все известные FBC-аналоги. Элементы с 60-нанометровыми затворами демонстрируют уже приемлемые характеристики для хранения данных в памяти, а при достигнутых размерах площадь битовой ячейки может стать меньше 0,01 кв. мкм, что позволит использовать ее в 15-нанометровых узлах. Кроме того, учитывая отличную корреляцию между реальным элементом и его моделью, можно надеяться на возможность дальнейшего масштабирования вплоть до 10-нанометровых технологических узлов.
В публикации «45nm High-k + Metal Gate Strain-Enhanced Transistors» («45-нанометровые транзисторы с диэлектриком High-k и металлическим затвором на базе технологии напряженного кремния») рассказывается, как, благодаря революционным 45-нанометровым транзисторам Intel High-k + Metal Gate, изготовленным по технологическому маршруту «gate last» («затвор – в последнюю очередь») на базе уникальных n-МОП- и р-МОП-структур с использованием напряженного кремния, удалось достичь лучшей в отрасли производительности и снизить энергопотребление. Описано, каким способом экономичная операция 193-нанометровой сухой литографии была распространена на 45-нанометровые проектные нормы без введения дополнительных маскирующих слоев. С ноября прошлого года эта технология используется при массовом производстве многих видов микропроцессорной продукции Intel и обеспечивает их высокий выход.
Доклад «PVT-Variations and Supply-Noise Tolerant 45nm Dense Cache Arrays with Diffusion-Notch-Free (DNF) 6T SRAM Cells and Dynamic Multi-Vcc Circuits» («Массивы 45-нанометровой кэш-памяти высокой емкости, устойчивые к PVT-вариациям и к шумам источника питания, с шеститранзисторными DNF-ячейками статической оперативной памяти (SRAM) и динамическими схемами, поддерживающими несколько значений напряжения питания») посвящен новым средствам адаптивного управления электронными схемами, которые позволяют снизить минимальное номинальное напряжение питания (Vccmin) SRAM-ячеек кэш-памяти за счет повышения их устойчивости к вариациям параметров процессов, напряжения и температуры (PVT-вариациям). Как показали измерения, проведенные в определенных режимах работы на тестовых микросхемах, изготовленных по 45-нанометровой производственной технологии, число однобитных ошибок сокращается в 26 раз. Эти схемы позволят корпорации Intel существенно повысить производительность, улучшить характеристики энергопотребления и добиться безотказной работы в будущем.
В докладе «Next Generation Intel® Micro-architecture (Nehalem) Clocking Architecture» («Микроархитектура Intel® следующего поколения (Nehalem), архитектура синхронизации») представлены микроархитектура Intel следующего поколения (Nehalem) для процессорных ядер и архитектура синхронизации ввода/вывода. Первые экземпляры микропроцессора Nehalem имеют четыре усовершенствованных ядра, «неядро» (uncore) для связи ядер с подсистемой ввода/вывода и кэш-память третьего уровня. В микроархитектуре Nehalem используется новое высокоскоростное согласованное межкомпонентное соединение типа «точка-точка» – Intel QuickPath, обеспечивающее обмен данными между процессорами, наборами микросхем и концентраторами ввода/вывода. Кроме того, она поддерживает интегрированный контроллер, позволяющий использовать высокоскоростную многоканальную память DDR3.
Основные отличия микроархитектуры Nehalem: конфигурируемая тактовая синхронизация, ФАПЧ с быстрым захватом (fastlock) и низкой расфазировкой (low-skew), высокие эталонные тактовые частоты, аналоговая система слежения за подачей питания, адаптивная синхронизация частоты, межкомпонентное соединение Intel QuickPath с низким джиттером, интегрированный контроллер памяти с генератором тактовых импульсов и система ФАПЧ по задержке с аттенюатором джиттера.
Доклад «In-Situ Jitter Tolerance Measurement Technique for Serial I/O» («Методы измерения «на месте» допустимого джиттера для последовательных операций ввода/вывода») предложит вниманию участников конференции информацию о том, как распространенные средства измерения производительности операций ввода/вывода между микросхемами, обычно доступные только в лабораторных условиях, могут быть интегрированы прямо в процессор. Благодаря этому процессоры будущего смогут проверять временные характеристики шумов (джиттер), непосредственно «на месте» – в бытовой или корпоративной среде. Такая возможность обеспечит оптимизацию временных промежутков и/или скорости передачи данных для соединения ввода/вывода, а следовательно, повышение общей производительности.
Ready, set, buy! Посібник для початківців - як придбати Copilot для Microsoft 365
| 0 |
|
