| 0 |
|
Накануне официального объявления процессора Intel Xeon Scalable один из ведущих разработчиков компании Ахилеш Кумар (Akhilesh Kumar), архитектор процессора Skylake-SP, поделился своим видением перспектив построения вычислительных платформ, ориентированных на работу в составе ЦОД. Главным изменением, реализованным в чипах Intel Xeon Scalable, стал переход от кольцевой топологии на mesh-архитектуру. Последняя представляет собой решетку, соединяющую все входящие в состав платформы компоненты, включая ядра.
Заявлено, что такой подход обеспечивает низкий уровень задержки сигнала на фоне увеличения пропускной способности шины обмена данными между ядрами, оперативной памятью и контроллерами ввода/вывода. При этом ядра, кэш, контроллеры памяти и контроллеры ввода/вывода упорядочены в строки и столбцы, между которыми находятся проводники и переключатели, позволяющие данным перемещаться по требуемым маршрутам в рамках решётки. В отличие от традиционной кольцевой архитектуры, подобный подход обеспечивает увеличение количества маршрутов для передачи сигнала на фоне сокращения преодолеваемых расстояний. Таким образом, удаётся избавиться от проблемы «бутылочного горлышка» и обеспечить работу решётки с использованием более низких частот и напряжений, одновременно демонстрируя высокую пропускную способность и низкий уровень задержки сигнала. Всё это, в конечном итоге, позволяет добиться более высокой производительности и энергоэффективности готовых решений.
Процессоры Intel Xeon Scalable также получили модульную архитектуру с использованием масштабируемых ресурсов для доступа к кэшу, памяти, подсистеме ввода/вывода и соседним процессорам. Эти ресурсы могут динамически перераспределяться внутри процессора, позволяя минимизировать негативное влияние ограничений отдельных компонентов на общую производительность системы. Архитектура, построенная на принципе модульности и распределения имеющихся ресурсов, позволяет успешно масштабировать возможности процессора по мере добавления дополнительных ядер.
Масштабируемая структура обмена данными внутри процессора с низким уровнем задержки сигнала имеет огромное значение с точки зрения совместного использования кэша верхнего уровня. Этот вместительный сегмент кэша особенно важен для решения сложных многопоточных серверных задач, таких, как обслуживание баз данных, моделирование физических процессов, обслуживание сетевых приложений с высокой пропускной способностью и поддержка одновременной работы множества виртуальных машин. Практически незаметная разница в скорости получения данных из разных сегментов кэша позволяет программному обеспечению работать с этой распределённой системой, как с большим единым кэшем верхнего уровня. Подобный подход избавляет разработчиков приложений от необходимости учитывать отличия в задержке сигнала при обращении к различным сегментам кэша. Таким образом, им не потребуется оптимизировать и перекомпилировать свой код, чтобы добиться существенного прироста производительности приложений. Практически одинаковый уровень задержки сигнала также обеспечивается и при работе с памятью и подсистемой ввода/вывода. Таким образом, разработчики многопоточных и распределённых приложений, обращающихся одновременно к нескольким ядрам процессора и данным от сторонних устройств ввода/вывода, смогут избавиться от необходимости тщательно планировать движение параллельных потоков внутри процессора для достижения оптимальной производительности. В конечном итоге подобные приложения смогут использовать все преимущества от большего количества ядер процессора, демонстрируя хорошие показатели масштабируемости.
Ready, set, buy! Посібник для початківців - як придбати Copilot для Microsoft 365
| 0 |
|
