`

СПЕЦИАЛЬНЫЕ
ПАРТНЕРЫ
ПРОЕКТА

Архив номеров

Как изменилось финансирование ИТ-направления в вашей организации?

Best CIO

Определение наиболее профессиональных ИТ-управленцев, лидеров и экспертов в своих отраслях

Человек года

Кто внес наибольший вклад в развитие украинского ИТ-рынка.

Продукт года

Награды «Продукт года» еженедельника «Компьютерное обозрение» за наиболее выдающиеся ИТ-товары

 

IEDM 2004 демонстрирует новейшие полупроводниковые технологии

0 
 
Начнем рассказ о мероприятии с совместного анонса AMD и IBM, представивших новую технологию изготовления полупроводниковых компонентов Dual Stress Liner, которая, по утверждению компаний, позволит добиться 24%-ного увеличения скорости работы транзисторов при сохранении неизменного уровня энергопотребления. Речь идет об использовании напряженного кремния (Strained Silicon), однако особенность Dual Stress Liner заключается в том, что данная разработка позволяет улучшать быстродействие транзисторов обоих типов -- p и n -- растягивая решетку из атомов кремния в одном случае и сжимая в другом. Кроме того, AMD и IBM впервые смогли совместить напряженный кремний с технологией SOI (SiliconOnInsulator).

IEDM 2004 демонстрирует новейшие полупроводниковые технологии
Микрофотография чипа MRAM от Renesas
IEDM 2004 демонстрирует новейшие полупроводниковые технологии
Для самых миниатюрных ячеек энергонезависимой памяти Infineon использовала несколько необычную структуру
Согласно заявлению представителей обеих фирм, с помощью нового процесса будут изготовляться 90 нанометровые двухъядерные чипы AMD64 (их анонс намечен на первую половину следующего года), а также различные процессорные платформы на базе архитектуры POWER. AMD и IBM сотрудничают в области создания новых технологий производства полупроводников с января 2003 г.

Ряд разработок, анонсированных на IEDM 2004, был связан с магниторезистивной памятью (MRAM). В частности, Toshiba и NEC предложили новую форму магнитных туннельных переходов (MTJ -- Magnetic Tunneling Junction), которая позволяет примерно вдвое снизить силу тока и уменьшить количество ошибок при выполнении операций записи. Кроме того, компании создали новую архитектуру ячеек, предусматривающую использование одного транзистора для управления четырьмя ячейками. До настоящего времени разработчики MRAM применяли два подхода. Первый предполагает наличие транзистора в каждой ячейке, что дает высокую скорость записи, но размер ячеек соответственно увеличивается. Второй -- это ячейки без транзисторов (так называемая CP-архитектура, или Сross Рoint) -- размер их меньше, но быстродействие в этом случае ниже, а вероятность ошибок выше.

Отмечается, что решение, предложенное Toshiba и NEC, также обеспечивает сокращение времени считывания информации из ячейки до 250 нс (что в четыре раза быстрее, чем в случае традиционной CP-архитектуры). В следующем году компании рассчитывают создать набор производственных методик, которые позволят им выпускать 256 мегабитные чипы MRAM с уровнем детализации 130--180 нм.

Еще одна японская фирма -- Renesas Technology -- продемонстрировала технологию для интеграции памяти, MRAM в микросхемы SoC (Systemon-Chip). На ее основе с применением 130 нанометрового КМОП-процесса был изготовлен прототип чипа MRAM емкостью 1 Mb, который обладает четырехслойной структурой медных соединений, функционирует на тактовой частоте 143 MHz и имеет напряжение питания 1,2 В. По сообщению Renesas, в ходе тестирования чипа был произведен триллион циклов перезаписи, но никаких признаков ухудшения рабочих характеристик не наблюдалось.

Несколько разработок в сфере полупроводниковых запоминающих устройств, правда, более традиционных, представила и Infineon Technologies. Одной из них стала самая миниатюрная на сегодняшний день ячейка энергонезависимой памяти -- ее размеры оцениваются всего в 20 нм. Для повышения надежности хранения информации (в частности, для защиты от нежелательного взаимодействия с другими ячейками) Infineon применила особую структуру: данные записываются на нитридный слой, располагающийся между кремниевым "сердечником" и затвором управляющего транзистора, причем для хранения одного бита служат всего 100 электронов (в сравнении с 1000 в наиболее совершенных на сегодня чипах). Специалисты фирмы высказывают предположение, что через несколько лет, после решения всех производственных проблем, ее технология позволит выпускать чипы емкостью 32 Gb.

Совместно с тайваньской Nanya Technologies немецкая компания также представила технологию изготовления микросхем DRAM с уровнем детализации 70 нм на 300 миллиметровых кремниевых пластинах. Одной из ее особенностей является применение -- впервые -- в качестве изолятора в конденсаторах материала с высокой диэлектрической проницаемостью (оксида алюминия), что позволяет уменьшить размеры этих конденсаторов без потери емкости.

NEC сообщила о разработке новой технологии изготовления транзисторов, функциональные характеристики которых, согласно утверждению компании, оптимально подходят для выпуска полупроводниковых компонентов с уровнем детализации до 45 нм. Специалистами NEC было предложено использовать для формирования электродов в транзисторах комбинацию из силицида никеля (вместо традиционного поликристаллического кремния) и материала с высокой диэлектрической проницаемостью на основе гафния. По словам инженеров, такой подход позволяет в широких пределах варьировать управляющее напряжение, а также в несколько десятков раз уменьшить величину паразитных токов в затворе, и как следствие -- обеспечить значительное снижение энергопотребления чипами.

Здесь же необходимо упомянуть еще об одной разработке Toshiba, которая предназначена для решения примерно тех же проблем, что и технология NEC, однако несколько иным путем. Речь идет о новом методе подавления температурной нестабильности и токов утечки в полевых транзисторах. Он предусматривает введение ионов фтора перед формированием слоя силицида никеля. Таким образом компания преодолела одну из сложностей производства интегральных схем с применением NiSi, заключавшуюся в температурной нестабильности этого соединения в неглубоких переходах, что приводило к нагреванию указанного слоя и возникновению значительного тока утечки.

Подобное решение, по заявлению Toshiba, является одновременно весьма эффективным с точки зрения себестоимости, так как имплантация ионов фтора может осуществляться с использованием уже имеющегося технологического оборудования и не оказывает побочного действия на производственный процесс, такого, например, как увеличение сопротивления подложки. Представленная технология рассчитана на применение в КМОП-процессе с уровнем детализации 45 нм и дальнейших его модификациях.
0 
 

Напечатать Отправить другу

Читайте также

 
 
IDC
Реклама

  •  Home  •  Рынок  •  ИТ-директор  •  CloudComputing  •  Hard  •  Soft  •  Сети  •  Безопасность  •  Наука  •  IoT