+11 голос |
Компания IBM представила процесс, способный улучшить эффективность производства чипов с детализацией от 7 нм и далее. Усовершенствованная ею методика избирательного осаждения (area-selective deposition) свободна от ошибок совмещения шаблонов (edge placement error, EPE). Эти ошибки всё больше ограничивают применимость литографических техник по мере того, как детализация снижается от 28 до 7 нм и чипмейкерам приходится обрабатывать всё больше слоёв, требующих всё более точного наложения для передачи мельчайших деталей.
Разрабатываемая в IBM с 2015 г. техника селективного осаждения может стать преемником EUV-литографии, которую Samsung после долгих лет лабораторных исследований готовит к внедрению в производство.
Традиционные методики требует нанесения на подложку слоя резиста, создания на нём рисунка облучением, проявки этого изображения, нанесения неорганической плёнки и удаления резиста — после этого на подложке остаётся нужная структура из неорганического материала.
«Мы нашли намного более простой путь нанесения этой неорганической плёнки, использующий самовыравнивающий процесс, — объясняет сотрудник Альмаденского исследовательского центра IBM, Руди Войтецки (Rudy J Wojtecki). — Мы опускаем размеченную подложку в раствор, содержащий специальный материал, а потом помещаем эту основу с покрытием в камеру для напыления, на этом всё заканчивается. Мы по сути дела можем вырастить компонент устройства управляемым способом в наномасштабе».
Исследовательский коллектив применяет один из трёх основных методов селективного осаждения, так называемое атомно-слоевое осаждение (Atomic Layer Deposition, ALD) с использованием самоорганизующихся монослоёв (Self-Assembled Monolayers, SAM).
«Как только мы разработаем методы масштабирования этого процесса, можно будет приступить к его использованию для создания оборудования следующего поколения, будь то новые чипы искусственного интеллекта или устройства с детализацией 7 нм и за её пределами», — заявил Войтецки.
Стратегія охолодження ЦОД для епохи AI
+11 голос |