Новая STT-MRAM – меньше площадь, больше бит

Впервые в мире исследователи из Университета Тохоку успешно разработали технологию для создания стека магнитных туннельных переходов (MTJ) с вертикальным доступом через межсоединения, не вызывая ухудшения его электрических/магнитных характеристик. Межслойным переходом в конструкции интегральной схемы служит небольшое отверстие, которое обеспечивает проводящее соединение между различными слоями полупроводникового устройства.

Это новое открытие будет иметь особое значение для уменьшения площади чипа магнитной памяти с произвольным доступом с передачей спинового момента (STT-MRAM), что делает его коммерциализацию более практичной.

Команда под руководством профессора Тэцуо Эндо (Tetsuo Endoh), директора Центра инновационных интегрированных электронных систем (CIES), сосредоточилась на уменьшении площади ячейки памяти STT-MRAM с целью снижения производственных затрат, что делает ее конкурентоспособной с обычной полупроводниковой памятью, такой как DRAM.

Поскольку MTJ используют магнитные свойства, качество поверхности между MTJ и его нижним электродом имеет большое значение. Если поверхность не является гладкой, электрические/магнитные характеристики MTJ деградируют. По этой причине старались избегать непосредственного размещения MTJ на сквозных отверстиях межслойных переходов в STT-MRAMs несмотря на то, что это увеличивало размер ячейки памяти.

Группа проф. Эндо решило проблему путем разработки специальной технологии процесса полировки для предотвращения любых помех между MTJ и ее нижним электродом. Эффективность этой технологии была успешно проверена с помощью эксперимента с использованием тестовых чипов с единственным магнитным туннельным переходом.

Для дальнейшей проверки успеха этой техники был разработан тестовый чип STT-MRAM объемом 2 Мб по новой технологии, чтобы оценить пространство, необходимое для интегральных схем, которые включают более 1 млн. MTJs.

«Мало того, что этот тестовый чип показывает увеличение на 70% своей битовой памяти по сравнению со стандартной STT-MRAM, но площадь его ячейки памяти уменьшается на 30%, - говорит проф. Эндо. - Это будет очень эффективным для уменьшения площади чипа MRAM».

CIES разрабатывает материалы, процессы, цепи и технологии тестирования интегральных электронных систем. Основное внимание Центра уделяется разработке высокопроизводительных технологий с низким энергопотреблением для более энергоэффективного общества.